Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage

• die grundlegenden Eigenschaft der Hardware-Entwicklung zu benennen
• grundlegende VHDL Sprachkonstrukte und -konzepte anzuwenden
• rein kombinatorische Logik, synchrone Logik und Logik mit internem Zustand zu entwickeln
• passende Lösungen für ein gegebenes Problem in VHDL zu formulieren
• einen systematischen Plan zur Implementierung und Verifziuerung von Hardware Designs zu entwickeln
• Herausforderungen während des Prozesses zu identifizieren und entsprechen zu behandeln

Hardware Entwicklung

• Motivation und Einführung
• wichtige Eigenschaften und die Unterschiede zur Software Entwicklung
• Herausforderungen und Beschreibungssprachen

VHDL

• Entity, Architecture und Configuration
• structural und behavioral Programmierung
• Testbenches, Components und Packages
• Process, Sensitivity List und Control Flow Anweisungen
• State Machines, Drei Prozess Methode
• Datentypen, Attribute, Bibliotheken, Subprogramme, ...

Hardware-Modellierung

• Design Flow inkl. Verifikation
• systematischer und hierarchischer Entwurf, Implementierung und Verifizierung
• Herausforderung im Schaltungsdesign
• Zustandsmaschinenentwurf
• effiziente und nachhaltige Hardware Beschreibung
• Synthese und Optimierung
• Funktionale/Formal Verifikation, automatisiertes Testen

Tools

• Quartus (Synthese)
• Questasim (Verifikation)

Flipped Classrom Konzept

• Inhalte können mittels kurzer Videos völlig autonom im TUWEL Kurs konsumiert werden
• kurze Quizes and freiwillige Übungsbeispiele fördern den Lernprozess indem sofortiges Feedback gegeben wird
• anonymes Feedback und Fragen zu jedem Video möglich
• Foren zum Austausch unter Studierenden und zur Kommunikation mit dem Lehrpersonal
• zwei mal pro Woche findet ein Zoom Meeting zur Besprechung von offenen Fragen statt

Beginn der Lehrveranstaltung ab 26.2. jederzeit selbstständig möglich! Wechseln Sie einfach in den TUWEL Kurs und legen Sie los!

• stark geblockt zu Beginn des Semesters um einen schnellen Einstieg in VHDL zu gewährleisten (wird für LU Digital Design and Computer Architecture benötigt)
• Tools zur Simulation und Synthese werden in der Vorlesung vorgestellt

ECTS Breakdown

25 h    Videos und Quizes
12.5 h Laufende Beschäftigung mit dem aktuellen Stoff der VO + Vorbereitung auf die Prüfung
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37.5h  (= 1.5 ECTS)

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Bitte beachten Sie, dass es keine klassische Vorlesung gibt (siehe Methoden). Bei den angefühten Termine handelt es sich um Frage und Antwort Stunden. Dort haben Sie die Möglichkeit Fragen zum Stoff zu stellen und wir können eventuelle Unklarheiten, die sich bei der Bearbeitung der Beispiele in TUWEL ergeben, besprechen. Die Teilnahme bei diesen Terminen ist vollkommen freiwillig.

!!! Die Lehrveranstaltung beginnt am 07.03.2024 um 9:00 Uhr mit einer Vorbesprechung. Diese Vorbesprechung findet gemeinsam für die Lehrveranstaltungen „Digital Design and Computer Architecture“ (LU, 182.695) und „Hardware Modeling“ (VO, 182.696) im Raum FAV Hörsaal 1 - INF statt. !!!

Bitte beachten Sie, dass „Rechnerstrukturen“ (VO, 182.690) im Sommersemester 2024 nicht angeboten wird.

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Schriftliche Closed Book Präsenzprüfung. Dauer 60 min.

• Logikzellen (OR, MUX, FF, etc.)
• Mealy / Moore Automaten
• Y-Diagramm
• Control Flow Konzepte (if-then-else, loops, etc.)
• Synchrones Schaltungsdesign
• Hardware Design Flow inklusive Verifikation