Nach positiver Absolvierung der Lehrveranstaltung sind Studierende in der Lage

• die grundlegenden Eigenschaft der Hardware-Entwicklung zu benennen
• grundlegende VHDL Sprachkonstrukte und -konzepte anzuwenden
• rein kombinatorische Logik, synchrone Logik und Logik mit internem Zustand zu entwickeln
• passende Lösungen für ein gegebenes Problem in VHDL zu formulieren
• einen systematischen Plan zur Implementierung und Verifziuerung von Hardware Designs zu entwickeln
• Herausforderungen während des Prozesses zu identifizieren und entsprechen zu behandeln

Hardware Entwicklung

• Motivation und Einführung
• wichtige Eigenschaften und die Unterschiede zur Software Entwicklung
• Herausforderungen und Beschreibungssprachen

VHDL

• Entity, Architecture und Configuration
• structural und behavioral Programmierung
• Testbenches, Components und Packages
• Process, Sensitivity List und Control Flow Anweisungen
• State Machines, Drei Prozess Methode
• Datentypen, Attribute, Bibliotheken, Subprogramme, ...

Hardware-Modellierung

• Design Flow inkl. Verifikation
• systematischer und hierarchischer Entwurf, Implementierung und Verifizierung
• Herausforderung im Schaltungsdesign
• Zustandsmaschinenentwurf
• effiziente und nachhaltige Hardware Beschreibung
• Synthese und Optimierung
• Funktionale/Formal Verifikation, automatisiertes Testen

Tools

• Quartus (Synthese)
• Questasim (Verifikation)

Flipped Classrom Konzept

• Inhalte können mittels kurzer Videos völlig autonom im TUWEL Kurs konsumiert werden
• kurze Quizes and freiwillige Übungsbeispiele fördern den Lernprozess indem sofortiges Feedback gegeben wird
• anonymes Feedback und Fragen zu jedem Video möglich
• Foren zum Austausch unter Studierenden und zur Kommunikation mit dem Lehrpersonal
• zwei mal pro Woche findet ein Zoom Meeting zur Besprechung von offenen Fragen statt

Beginn der Lehrveranstaltung ab 22.2. jederzeit selbstständig möglich! Wechseln Sie einfach in den TUWEL Kurs und legen Sie los!

• stark geblockt zu Beginn des Semesters um einen schnellen Einstieg in VHDL zu gewährleisten (wird für LU Digital Design and Computer Architecture benötigt)
• Tools zur Simulation und Synthese werden in der Vorlesung vorgestellt

ECTS Breakdown

25 h    Videos und Quizes
12.5 h Laufende Beschäftigung mit dem aktuellen Stoff der VO + Vorbereitung auf die Prüfung
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37.5h  (= 1.5 ECTS)

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WICHTIG: Bitte ignorieren Sie den wiederkehrenden Termin 03.03.2022 - 23.06.2022 (08:00 - 10:00 Uhr). Dieser Termin scheint nur aus organisatorischen Gründen auf.

Termine sind immer Montags 16:00 (Zoom) und Donnerstags 09:00 (FAV Hörsaal 1).

!!! Die Vorbesprechung findet am Donnerstag 03.03.2022 um 09:00 statt (gemeinsam mit den Vorbesprechungen zu den LVAs “Digital Design and Computer Architecture” (LU, 182.695) und “Computer Organization and Design” (VO, 182.690) )!!!

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Schriftliche Closed Book Präsenzprüfung. Dauer 60 min.

• Logikzellen (OR, MUX, FF, etc.)
• Mealy / Moore Automaten
• Y-Diagramm
• Control Flow Konzepte (if-then-else, loops, etc.)
• Synchrones Schaltungsdesign
• Hardware Design Flow inklusive Verifikation